複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上(システムオンシリコン設計技術並びにこれを活用したVLSI)
スポンサーリンク
概要
- 論文の詳細を見る
FPGAはASICに比較して低速で,集積可能な論理規模が小さい.その主な原因は配線スイッチであり,それを構成するトランジスタのゲート幅の最適化は重要である.従来,最適化においては,パストランジスタスイッチはすべて単一のゲート幅が仮定されてきた.本研究では複数ゲート幅の混在する構造を考案し,従来の構造と比較して,動作速度において約20%上回る結果を得た.
- 社団法人電子情報通信学会の論文
- 2003-02-27
著者
関連論文
- 2線2相式非同期回路用FPGAアーキテクチャ
- オブジェクト通信のためのJavaクラスライブラリの設計と実装
- 高周波スイッチング増幅器のデッドタイム補償
- 複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上(システムオンシリコン設計技術並びにこれを活用したVLSI)
- FPGAの配線アーキテクチャの部分的な低電圧化による低消費電力化(VLSI設計技術とCAD)
- 複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上(VLSI設計技術とCAD)
- 複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上(システムオンシリコン設計技術並びにこれを活用したVLSI)
- ニューロLSIの研究開発動向と今後の可能性 : 既存技術との競争と協調の視点から