複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上(システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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FPGAはASICに比較して低速で,集積可能な論理規模が小さい.その主な原因は配線スイッチであり,それを構成するトランジスタのゲート幅の最適化は垂要である.従来,最適化においては,パストランジスタスイッチはすべて単一のゲート幅が仮定されできた.本研究では複数ゲート幅の混在する構造を考案し,従来の構造と比較して,動作速度において約20%上回る結果を得た.
- 社団法人電子情報通信学会の論文
- 2003-02-27
著者
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