1 Mbit BiCMOS Cache SRAM 高速センス回路技術

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概要

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• 0.5μmプロセスを用いた 1 Mbit BiCMOS Cache SRAM のセンス回路の高速化, 低消費電力化の検討を行った. 擬似6モジュール構成により, 出力ビット数を18ビットと36ビットとをアクセス遅れなしに切換え可能とした. また, 低振幅電流増幅, およびイコライズ併用ライトリカバリ方式を採用したセンス方式の開発により, 従来のコモンコレクタ方式と比べ, センス系遅延を0.8nsと50%高速化した. これにより4.5nsサイクル動作の 1 Mbit BiCMOS Cache SRAM を得た.

• 1997-12-25

著者

• 秋山 登

  (株)日立製作所 日立研究所

• 秋山 登

  (株)日立製作所 技術研修所

• 江守 昭彦

  (株)日立製作所日立研究所

• 鈴木 州彦

  (株)日立製作所半導体事業部

• 行武 正剛

  (株)日立製作所日立研究所

• 大熊 禎幸

  (株)日立製作所デバイス開発センタ

• 光本 欽哉

  (株)日立製作所半導体事業部

• 秋岡 隆志

  (株)日立製作所半導体事業部

• 岩村 将弘

  (株)日立製作所日立研究所

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