定電流駆動により遅延時間のばらつきを低減したLVCMOS出力回路

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概要

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• 近年、マイクロプロセッサの高速化に伴い、キャッシュメモリのサイクル時間の低減が要求されている。出力データのセットアップ時間、ホールド時間を確保するために出力回路の遅延時間の変動を低減することが有効となる。本報告では、電源電圧、温度、およびMOS特性ばらつきに対する出力回路の遅延時間の変動を低減した新しい定電流駆動型出力回路及び、この出力回路方式を適用した1MbitシンクロナスSRAMについて述べる。

• 1997-08-13

著者

• 秋山 登

  (株)日立製作所 日立研究所

• 秋山 登

  (株)日立製作所 技術研修所

• 鈴木 州彦

  (株)日立製作所半導体事業部

• 行武 正剛

  (株)日立製作所日立研究所

• 光本 欽哉

  (株)日立製作所半導体事業部

• 秋岡 隆志

  (株)日立製作所半導体事業部

• 岩村 将弘

  (株)日立製作所日立研究所

• 篠崎 雅雄

  (株)日立製作所 半導体事業部

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