ギガビット級DRAMのためのオンチップマルチウェイキャッシュ回路

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概要

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• ギガビット級DRAMへの搭載を目指し、1-トランジスタ・1-キャパシタ型キャッシュセルを備えるマルチウェイキャッシュ回路を提案する。キャッシュデータ線へ電荷を閉じ込めることによりヒドゥンコピーバックを実現した。さらにミス時のビット線のリストア動作の回数を減らして消費電流を22%低減した。256M^bDRAMへの搭載例では、5.8%のチップサイズの増加で、ヒットレイテンシタイム21nsの4ウェイ256Kバイトオンチップキャッシュを実現できる。

• 社団法人電子情報通信学会の論文
• 1994-12-15

著者

• 高橋 和彦

  沖電気工業株式会社

• 田野井 聡

  沖電気工業

• 田中 泰廣

  沖電気工業

• 田邉 哲也

  沖電気工業

• 大槻 欣男

  沖電気工業

• 宮本 三平

  沖電気工業株式会社

• 田野井 聡

  沖電気工業株式会社

• 田邉 哲也

  沖電気工業株式会社

• 宮本 三平

  沖電気工業 超lsi研開セ

• 大槻 欣男

  沖電気工業株式会社

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