2重ループアーキテクチャを採用した 250-622 MHz動作のデスキュー用クロックバッファ

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概要

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高速メモリなどへの応用を目指して,250-622MHzのクロックに同期可能なデスキュー用クロックバッファを開発した。Delay-Locked Lood(DLL)とFrequency-Locked Loop(FLL)を備える2重ループアーキテクチャにより,高速なロックイン動作と広い動作周波数範囲の両立を図った。また,ジッタ低減のために,フリップフロップのメタスタビリテイ特性を利用し,20psまでの微少位相差を検出できる電流モード位相差検出回路を設計した。0.4μmCMOSプロセスにより試作したテストチップを測定し,動作周波数範囲で40psRMS以下のジッタ性能を得た。また,シミュレーションにより150ns以内の高速なロックイン動作を確認した。
社団法人電子情報通信学会の論文
1995-11-21

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