CAS2000-34 / VLD2000-43 / DSP2000-55 最小重み表示FIRディジタルフィルタのクリティカルパス最小化FPGA実現

概要

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高速で面積の小さな直線位相FIRディジタルフィルタの、FPGA(Field Programmable Gate Array)による実現の手法を提案する。フィルタの係数は最小重み係数(CSD)表示を用いた。そして、乗算をワイヤードシフトと加算器及び減算器に置き換えることにより高速と小面積を実現する。FPGAはゲートアレイ等とは異なる内部構造を持っている。従って、クリティカルパスを小さくする為にパイプラインレジスタをフィルタ中に挿入しても面積の増加量は小さい。さらに、等価変換によってパイプラインレジスタの数の増加をできるだけ小さくする。その結果、得られたフィルタは加算器1段分の最小のクリティカルパスとなった。実際にXilinx社FPGA XC4028XL-1を用いた本提案法の実現により、サンプリング周波数は78MHzとなりパイプライン化前と比べて2倍高速になった。それに対して面積の増加は5%、レイテンシの増加は29%であった。
社団法人電子情報通信学会の論文
2000-06-16