部分論理回路の縮約に基づくFPGAテクノロジーマッピング法

概要

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FPGA(Field Programmable Gate Array)テクノロジーマッピングにおける重要課題として, 論理ゲート間での信号遅延の低減化がある. 本稿は遅延時間の大きい部分論理回路を優先的に縮約することにより, 論理回路の入出力間の遅延時間を減少させる手法を提案する. また, FPGAとしての実現可能性という立場から全体の遅延時間の減少だけでなく, テクノロジーマッピング後の論理プロック数(LUT数)の削減も考慮する. 提案手法は既存の Edge-Map や Flow Map とは異なるアプローチである.ー方最近出版された clustering 法 (Optimum Clustering for Delay Minimization, R.Rajaraman and D.F.Wong, IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems, Vol.14, No.12, pp.1490-1495(1995))に類似した手法ではあるが, 本手法は論理ブロックへの入力変数の総数とLUT総数共に上限があるという点が異なる. 提案手法を計算機上に実装して, 実験によりその有効性を示す.
社団法人電子情報通信学会の論文
1996-03-08