スイッチトキャパシタを用いた多値SD数加算回路の構成
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概要
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ディジタル演算回路技術において、けた上げ伝播遅延を解消するため多値Signed Digit数表現を用いた高速加算法が提案されているが、我々はキャパシタによる電荷加減算をMOSスイッチの切り替えることで実現する電圧モードでの多値並列加減算を提案する。CMOSインバータ2段構成によるしきい値回路にて、けた上げと中間和に電荷再分配する半加算回路を実現し、これに従来の電圧モードの量子化回路を付加することで、多値SD数全加算回路を実現した。さらに、キャリースキップを有するマンチェスタ加算方式を用いることで、冗長性を含まない多値non-SD数加算回路についても検討する。
- 社団法人電子情報通信学会の論文
- 1996-06-24
著者
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