64M DRAMの自動設計手法

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概要

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今回開発した64MDRAMは0.35μm、CMOS2層アルミプロセスを使用し、10.1×20.97mm^2のチップ上に約1億5千万個の素子を集積し、電源電圧3.3Vにおいて読み出し時間50ナノ秒の高性能を実現した。本DRAM設計にあたっては回路設計、回路シミュレーション、レイアウト設計、レイアウト検証に従来手法を生かした、メモリ設計に最適なCAD技術を導入し、設計のTATを大幅に短縮すると共に機能、動作速度等の目標性能を達成することが出来た。
社団法人電子情報通信学会の論文
1993-10-28

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