高速回線向けトラヒック制御用コプロセッサの試作評価(CDN,映像通信,一般)
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概要
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本稿では10Gbps回線用トラヒック制御用LSI(コプロセッサ)の試作報告を行う.現在ルータの回線インタフェースあたりの容量は10Gbpsに達しており,ユーザの幅広い品質に対する要求に応えるためには,超高速にバッファマネジメントやスケジューリング等のトラヒック制御処理を行う必要がある.しかしながら,トラヒック制御処理では前後のパケット間で状態変数に依存関係があり,また10Gbps以上の高速回線ではメモリアクセスのレイテンシに比べてパケットの到着間隔が短いため,従来多くのフローに対して柔軟かつ高速に処理を行うことが出来なかった.本稿で提案するトラヒック制御コプロセッサでは,状態変数の依存関係を制御する専用ハードウェアによってマルチプロセッサによる並列処理を高速化し,柔軟かつ高速なバッファマネジメントを実現する.さらにWRR(Weighted Round Robin)スケジューリングアルゴリズムを改良し,将来スケジューリングされるキューの情報をメモリから先読みしておくことで,メモリアクセスレイテンシによらない高速なフロー毎スケジューリングを実現する.本稿では提案するコプロセッサアーキテキチャのハードウェア実装評価を行い,現在入手可能なFPGAで64k以上のフローに対してフロー毎のTrTCM(A Two Rate Three Color Marker),WRED(Weighted Random Early Detection)廃棄制御,キューイング,WRR・DRRスケジューリングを10Gbps(25Mpps)速度で実現できることを示す.
- 社団法人電子情報通信学会の論文
- 2002-06-14
著者
-
山崎 康広
NECシステムプラットフォーム研究所
-
山崎 康広
日本電気(株)
-
村瀬 勉
Necネットワーキング研究所
-
下西 英之
NECネットワーキング研究所
-
山崎 康広
NECネットワーキング研究所
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