フロアプランを利用した論理合成の遅延予測精度向上手法とタイミングドリブンレイアウトの適用事例

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概要

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• 半導体技術の進歩により、ASIC(Application Specific Integrated Circuit)は年々高速化/高集積化が進んでいる。これにより、現在では100Kゲート超規模の回路を単一ASICで実現することも可能になった。一方設計側では、対象回路の大規模/高機能化に対応する為、HDL(Hardware Description Language)による機能レベル言語記述と論理合成による設計手法が一般化した。デバイスの高集積化に伴い、ASIC内部の信号伝搬遅延要因のうち配線容量に起因する遅延の割合が高まっている。従って、論理合成を使用する際にはレイアウト後の実配線容量を考慮して設計しないと、論理合成/レイアウト相互間のフィードバックループが発生し開発期間の増加を招く。この問題に対し、我々はフロアプランによる論理合成時の遅延予測と、タイミングドリブンレイアウトによる手法を適用した。本稿ではその概要を報告する。

• 1995-03-15

著者

• 松尾 俊彦

  三菱電機(株)

• 星 直之

  三菱電機(株)

• 東 辰輔

  三菱電機(株)情報通信システム開発センター

• 岩崎 光孝

  三菱電機(株)電子回路技術センター

• 星 直之

  三菱電機(株)電子回路技術センター

• 東 辰輔

  三菱電機(株)情報システム研究所

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