ディープサブミクロンLSI設計のための高速配線容量抽出手法(<特集>電子システムの設計技術と設計自動化)
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概要
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近年LSIの微細化, 大規模化とともに配線遅延がチップの性能に大きな影響を与えるようになり, これにともなって配線容量を高い精度で抽出する必要性が増大している.特にディープサブミクロンLSIでは, デバイスの微細化により配線容量が配線パターンに大きく依存するようになるため, それに対応した新しい配線容量抽出手法が必要である.また, 配線容量抽出手法には抽出精度の高さだけでなく, 回路の大規模化に対応した高速性も求められる.本論文では, ディープサブミクロンプロセスに対応した配線容量抽出手法を提案する.本手法は, LSI多層配線構造の規則性を利用するとともに, 容量抽出対象の配線を適切に分割することにより, 高速かつ高精度に配線容量の抽出を行う.実設計データを用いた計算機実験により, 提案手法が抽出の精度および速度両面で優れた性能を持っていることを確認した.
- 社団法人情報処理学会の論文
- 2000-04-15
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