一線入力3段 NAND ゲート回路の行列法による最小化手法
スポンサーリンク
概要
- 論文の詳細を見る
従来,一線入力多段 NAND ゲート回路のゲート数,結線数および段数を最小にする手法が研究されているが,遅延を最小にする見地から3段 NAND ゲート回路のゲート数と結線数を最小にする手法の研究もまた重要である.この手法としては既に Gimpel の TANT 回路の手法や Muroga のマップファクタリング法が研究されているが,いずれもゲート数の最小化を第一目標としており,その手法が複雑であったり,手計算向きのものであったりして,大量計算と正確な最小化には向かない.本手法はこのような欠点を改善するものとして開発されたもので,マップファクタリング法のカルノー図に代わって二つの許容ループ行列を用いている.この手法ではこれらの行列を用いて三つの主許容項,すなわち否定主許容項,肯定主許容項および禁止付き主許容項を求め,これらの主許容項の中で元の関数の持つ最小項をカバーするものの最小被覆のすべてを求め,さらにこれらの各最小被覆についてゲート数と結線数を最小にする回路を求めるようにしている.この手法を LISP 言語プログラムで実現し,計算機上で実行した結果, 3段の理論的最小回路と100%一致するという結果を得た.
- 一般社団法人情報処理学会の論文
- 1991-09-15
著者
関連論文
- 縮小探索行列法による不完全指定順序回路の最大両立性クラスの生成法
- 並列処理アルゴリズムを用いた多段合成による論理関数の主項の生成
- 多分枝展開法を用いた主項生成について
- 2分決定グラフ(BDD)使用による主項生成
- 積和型論理式の因数分解処理による多段合成
- 一線入力3段 NAND ゲート回路の行列法による最小化手法
- 論理関数主項の複数最小被覆の一導出法
- 縮小探索行列法による不完全指定順序回路の最大両立性クラスMCCの生成
- 1線入力3段NANDゲ-ト回路の生成の一手法
- 一線入力論理多段NANDゲート回路の縮約法の検討
- 禁止用ループの使用による一線入力NANDゲート回路の生成の一手法
- 一線入力論理3段NANDゲート回路の一設計法
- 不完全指定順序回路の内部状態数最小化のためのLISP言語プログラム
- 2分探索木による論理関数の簡単化の一手法
- 隣接グル-プ生成法と分割法による論理関数の簡単化の一手法
- 主閉包集合の上限値設定による不完全指定順序回路の複数最小解の生成法