ディープ サブミクロンにおける配線遅延を考慮したRTLおよびレイアウト設計手法
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概要
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近年の微細化された半導体プロセスでは, セル固有のゲート遅延よりも配線に起因する遅延が支配的であるため, レイアウト時の配線が, 動作速度に大きく影響する.このため, 論理合成において仮想配線遅延を用いたタイミング検証で満足したとしても, レイアウト後の実配線を用いたタイミング検証で収束させることが困難となってきている.本稿では, まず, 論理合成におけるタイミング検証とレイアウト設計後のタイミング検証が大きく乖離した原因を解析し, 続いて, RTL設計からレイアウト設計までの改善内容を示す.最後に, 改善前と改善後とのタイミング収束性の相違を示す.
- 一般社団法人情報処理学会の論文
- 2002-01-23
著者
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清原 督三
松下電器産業株式会社 プラットフォーム開発センター
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木村 浩三
松下電器産業(株)マルチメディア開発センター
-
木村 浩三
松下電器産業(株)戦略半導体開発センター
-
落合 利之
松下電器産業(株)マルチメディア開発センター
-
落合 利之
松下電器産業株式会社:半導体社 開発本部
-
木村 浩三
松下電器産業メディア研究所
-
高島 敏
松下電器産業株式会社
-
高島 敏
松下電器産業株式会社:マルチメディア開発センター
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清原 督三
松下電器産業(株)マルチメディア開発センター
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