<論文>組合せ論理回路の並列出力型AND検査方式とその平均テスト効率

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概要

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• This paper studies on errordetecting hardware scheme for combinatoriallogic circuits (herein called the Coincidence Scheme). Compared with several merits such as ; (1) simultaneous detection of the error when they occur doing usual operations ; and (2) the possibility of detecting the intermittent faults etc. However, the detecting circuit must be sufficiently smaller than the logic circuit, because if the errors in the detecting circuit cannot be neglected, the detecting signal may be meaning-less. For such a small detecting circuit, a Parallel output Side AND detecting circuit is proposed which is a special case of the Coincidence Scheme and also a variation of the conventional Inverse Scheme. The Paranel Output Side AND detecting circuit is constructed few elements and is possible to apply any combinatorial logci circuit. Also, it can detect any stuck at faults at the input and/or output points. As one of the appreciations for the detecting circuits, the Average Testing Efficiency (ATE) for the detecting Circuits defined by us is affected remarkably by the speed of fault detections. The ATE is higher, the detective speed is earlier in general.

• 鈴鹿工業高等専門学校の論文
• 2003-01-31

著者

• 鈴木 昌一

  鈴鹿工業高等専門学校教育研究支援センター

• 立木 滋矢

  鈴鹿工業高等専門学校電気工学科教室

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