SLDS機構を用いたSystemC-Verilog HDLトランスレータの開発
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概要
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近年,企業間ではシステムレベル設計言語を用いたHW/SW協調設計の普及が進んでいる。しかし,教育機関での普及は使用するツール (例:動作合成ツール) が高価であるといった背景により,途上である。本研究では,学生がシステムレベル設計言語を用いた HW/SW 協調設計を学ぶために,動作合成ツールの代替として,SystemC-Verilog HDL トランスレータを開発する。トランスレータ開発のためにフロントエンド,ミドルエンドは新規に開発し,バックエンドは Design Methodology Lab 提供の論理合成 CAD ツール 「Simple Logic Design System(SLDS)」 の機構を利用した。
- 2012-02-24
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