C-12-14 Two Phase Clocked Adiabatic Static Logic Circuit : A Proposal for Digital Low Power Applications
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概要
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This paper proposes a new quasi adiabatic logic family that uses two complementary pulsed supply clock for digital low power applications such as sensors. The proposed two-phase adiabatic static CMOS logic circuit (2PASCL) has switching activity that is lower than dynamic logic and can be directly derived from static CMOS circuits. We have done a SPICE simulation on the chain of four 2PASCL inverters implemented using 0.18 μm CMOS technology. Driving pulse with the height equal to V_<dd> is supplied to the gates. The results show that 2PASCL can save a maximum of 63.3% of power dissipation over static CMOS logic at transition frequencies of 50 to 100 MHz.
- 社団法人電子情報通信学会の論文
- 2009-03-04
著者
-
関根 敏和
岐阜大学工学部
-
高橋 康宏
岐阜大学工学部
-
Anuar Nazrul
Graduate School of Engineering, Gifu University
-
高橋 康宏
Faculty of Engineering, Gifu University
-
関根 敏和
Faculty of Engineering, Gifu University
-
Anuar Nazrul
Graduate School Of Engineering Gifu University
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