LDPC符号の各ビット位置のエラー率を求めるシミュレーションの高速化の検討(LDPC符号セッション(復号法),LDPC符号,及び一般)
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概要
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本研究はLDPC符号の各ビットのエラー率を求める計算機シミュレーションの高速化を検討する.QC(Quasi-Cyclic)LDPC符号では同一ブロックにおける各ビット位置のエラー率が等しくなる性質を示した.我々はこの性質を利用して各ビットのエラー率を求めるシミュレーション時間を短縮させる手法を提案した.我々がサンプルとして使用したQC LDPC符号では,提案手法を利用することで,3日かかったシミュレーションを2時間の実行時間に短縮できた.
- 社団法人電子情報通信学会の論文
- 2008-09-04
著者
-
今井 秀樹
中央大学理工学部
-
今井 秀樹
横浜国立大学工学部
-
今井 秀樹
東京大学生産技術研究所第3部
-
今井 秀樹
横浜国立大学工学部電子情報工学科
-
萩原 学
産業技術総合研究所情報セキュリティ研究センター
-
松永 雄斗
中央大学理工学研究科電気電子情報通信工学専攻今井研究室
-
萩原 学
中央大学理工学研究科電気電子情報通信工学専攻今井研究室
-
今井 秀樹
産業技術総合研究所情報セキュリティ研究センター
-
萩原 学
産業技術総合研究所情報セキュリティ研究センター:中央大学研究開発機構
-
今井 秀樹
産業技術総合研究所情報セキュリティ研究センター:中央大学理工学部電気電子通信工学科
-
今井 秀樹
独立行政法人産業技術総合研究所情報セキュリティ研究センター:中央大学理工学部電気電子情報通信工学科
-
今井 秀樹
中央大学理工学研究科|産業技術総合研究所情報セキュリティ研究センター
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