動的局所変数を含むアサーションに対する限定モデルチェッキング(検証,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
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概要
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回路をフォーマルに検証する手法として,アサーションに対する限定モデルチェッキングが注目されている.しかしながら,System Verilogに見られるような動的局所変数を含んだアサーションは計算量の点で扱いが困難である.そこで,本稿では動的局所変数を含むアサーションに対する限定モデルチェッキングについて主として必要メモリ量を削減するためのアルゴリズムを検討する.アルゴリズムを実装して実験した結果も示す.
- 2006-11-21
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