第一階述語論理のサブクラスを利用したブール関数レベルの等価性判定手法(FPGAとその応用及び一般)
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概要
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近年の半導体回路の大規模化, 複雑化に伴い, その設計検証にはより一層の時間と資源が必要となっている.2つの設計間での等価性判定は, 典型的な設計検証問題の1つである.設計検証では一般にシミュレーションが主流だが, 等価性判定に関しては形式的検証手法の利用が普及しつつある.ブール関数レベルでの形式的な等価性判定を考えると, その検証には膨大な時間と資源がかかる.そこで, 第一階述語論理を利用し検証コストを削減する手法が考案されている.特に第一階述語論理のサブクラスである限量子を含まない等号付第一階述語論理での恒真性判定は決定可能であることから, これを用いた自動検証が可能となる.しかし, 第一階述語論理では, 算術演算などは関数記号の形で抽象化されるため, ブール関数レベルでの等価性判定と同じ結果を与えることが一般にできない.そこで, 本報告では可能な部分は限量子を含まない等号付第一階述語論理を利用して検証を行い, そうでない部分のみをブール式へと変換することで検証コストの削減を図る等価性判定アルゴリズムについて述べる.
- 社団法人電子情報通信学会の論文
- 2006-01-10
著者
-
浜口 清治
大阪大学大学院情報科学研究科
-
柏原 敏伸
大阪大学大学院情報科学研究科
-
柏原 敏伸
大阪大学大学院
-
森友 淳史
大阪大学大学院情報科学研究科
-
浜口 清治
大阪大学大学院基礎工学研究科
-
森友 淳史
大阪大学大学院 情報科学研究科
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