階層展開を制御する論理合成用知的シエル

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概要

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LSI開発において、回路を最適化するため論理合成システムが利用されている。ところが、チップ全体の規模が1M Gate に迫る規在、チップ全体を一つのマクロとして論理合成システムに与えると、処理晴間が膨大|こかかるわりには最適化の効果が上がらない。逆に、設計した階層を残したままマクロ毎に論理倉成システムに与えると、マクロ境界に冗長回路が残り最適化の効果が上がらない。そこで我々は、設計上の機能視認性を考慮しながら階層再分割を行った後に、マクロを諭理合成システムに与えるシェルを開発し、効果を上げたので報告する。
社団法人電子情報通信学会の論文
1996-09-18

著者

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