ブロック間デュアルパイプラインによる高速64MビットシンクロナスDRAM

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概要

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ブロック間デュアルパイプライン方式を用いた高速64MシンクロナスDRAMを開発した。シンクロナスのリード, ライト動作を実現する為に、コラムアクセスの経路を3段のパイプライン構成とした。更に高速な動作を実現する為に、連続したアドレスの2ビットのデータを同時にアクセスする事を可能としたブロック間デュアルパイプライン方式を用いた。シンクロナスDRAMとすることによるチップ面積の増加は従来型DRAMの1.5%に抑えられた。また高速動作に適応させる為、I/OインターフェースはターミネーティトーLVTTLを用いている。
社団法人電子情報通信学会の論文
1994-10-20

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