シストリックアレーのフォールトトレランス化の検討

概要

論文の詳細を見る
理想的なシストリックアレーの実現は,シストリックアレーを構成するすべてのプロセッサを,一つのLSIチップに集積することであるが,そのためには,多数のプロセッサを一つの欠陥もなくチップの上に並べ,動作誤りや故障を起こさないようにしなければならない.しかし,その実現は各プロセッサの機能が単純でも,プロセッサの数が多くなれば非常に難しくなる.そこで本論文では,シストリックアレーのもつ特徴を利用した,効率の良いフォールトトレランス技術を考えた.具体的には,2次元6方接続のシストリックアレーを対象とし,プロセッサが故障した場合に,故障したセルをバイパスするように結線してシストリックアレーの再構成を行う方法と,プロセッサに一時的に動作誤りが生じたときに,その誤りを検出して訂正するための方法を検討した.その結果前者の場合では,n行n列のシストリックアレーの右辺に1列,底辺に1行スペアPEを用意することで,n個のフォールトまでは90%以上の再構成成功率が得られた.また後者の場合では,各サイクルにおいて使われていないセルを有効に利用することによって,TMR化を行うことが可能になった.
1993-11-25