3V 単一ランダムアクセス 65ns 4Mbit NAND フラッシュメモリ

スポンサーリンク

概要

• 論文の詳細を見る

• 3V単一電源で高速読出/高速書換を実現するための新規回路技術を4M bit NANDフラッシュ・メモリに適用した。このテストチップではDRAMと同様の折り返しビット線方式のアーキテクチャーを採用して読出しの高速化をはかり、また書込では、コンパクトなビット毎ベリファイ回路とページ単位でのワイヤードORによる一括ベリファイを行い、高集積化と書込の高速化を実現している。また、低電圧動作のkeyとなる昇圧回路も低電圧動作に有効な新回路を実現した。

• 社団法人電子情報通信学会の論文
• 1995-11-22

著者

• 佐鳥 謙一

  ソニーセミコンダクタカンパニー

• 荒川 秀貴

  ソニーセミコンダクタカンパニー

• 信方 浩美

  ソニー株式会社 SC 第1LSI部門 ASIC技術部 NVM課

• 佐鳥 謙一

  ソニー株式会社 SC 第1LSI部門 ASIC技術部 NVM課

• 平松 信治

  ソニー株式会社 SC 第1LSI部門 ASIC技術部 NVM課

• 荒川 秀貴

  ソニー株式会社 SC 第1LSI部門 ASIC技術部 NVM課

関連論文

• アナログ機能記述言語を用いたフラッシュメモリコアセルのシミュレーション
• アナログ機能記述言語を用いたフラッシュメモリコアセルのシミュレーション
• アナログ機能記述言語を用いたフラッシュメモリコアセルのシミュレーション
• アナログ機能記述言語を用いたフラッシュメモリコアセルのシミュレーション
• チャンネル長を考慮したMOSトランジスタ数値モデルの一構成法
• 3V 単一ランダムアクセス 65ns 4Mbit NAND フラッシュメモリ

スポンサーリンク