[Invited]サブ50nm CMOS 以降のフロントエンドプロセス技術(AWAD2003 : 先端デバイスの基礎と応用に関するアジアワークショツプ)

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概要

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• サブ50nm CMOS トランジスタを実現するため、ITRSのロードマップで提示されている課題を克服する可能性のある新しいプロセス技術を報告する。通常のポリシリコン電極プロセスに適用可能なHigh-kゲート絶縁膜としてHfSiONを開発し、ゲートリーク電流を低く抑制しながら酸化膜換算膜厚(EOT)を低減した。また、接合深さ・接合急峻性・拡散層抵抗などの極浅接合の仕様を満足するフラッシュランプアニール(FLA)技術を開発し、トランジスタのショートチャネル効果を抑制した。ダマシンゲートインテグレーションは、High-k絶縁膜やメタル電極の導入を容易にするだけでなく、リセス-チャネルのようなトランジスタ形成技術の自由度を大きくできる。

• 社団法人電子情報通信学会の論文
• 2003-06-23

著者

• 綱島 祥隆

  東芝セミコンダクター社プロセス技術推進センター

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