Surrounding-Body領域を有する自己分離型高性能横型DMOSFET構造
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概要
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近年、携帯用電子機器及びOA機器は小型・軽量化、低消費電力化、低ノイズ化、さらには低コスト化が求められており、これらを実現する手段しとて、高性能パワーICの開発が望まれている。従来、60Vクラスの低オン抵抗MOSFETはPN接合分離技術を用いるのが主流であったが、Nエピタキシャル基板自体が高価であり、さらに埋め込み層、素子分離層が必要となるためプロセス工数の増加につながっていた。本論文ではノンエピウエハ上に自己分離プロセスで低オン抵抗MOSFETと制御・保護回路を1チップ化することにより、コストパフォーマンスが高く、しかも高性能なデバイス・プロセス技術を確立したので報告する。
- 社団法人電子情報通信学会の論文
- 1995-03-27
著者
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