低消費電力・高速DSPの回路設計技術

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概要

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• パーソナル通信用アプリケーションに特化した低消費電力、高速、かつチップ個数を削減しシステムコストの低減可能なデジタル・シグナル・プロセッサーを開発した。本DSPは、国内外での音声符号化であるPDC、GSM、NADC、に対応しこれらのアルゴリズムを効果的なソフト/ハードウェアにより処理し、フルレート、及び将来のハーフレート化にも対応している。また多くのアプリケーションが3V系のシステムに移行しつつある中、5Vでの動作要求も強いことから5V用プロセスで製造されたデバイスにおける動作範囲を1.5V-5.5Vと設定し、5v/3Vそれぞれのプロセスにおいて50MIPSの高速動作性能だけでなく100nA以下の静止時電流も得た。CPUコアは将来のROM/RAM構成の拡張や周辺回路の異なる製品展開に柔軟でかつ短期間で設計できる仕様とし、2つの異なるデバイスの開発を短期間で完了し、これら効果的なソフト/ハードウェアによりDSPの低消費電力と高速性を確認した。

• 社団法人電子情報通信学会の論文
• 1995-06-22

著者

• 高橋 博

  日本テキサスインスツルメンツ株式会社asp事業部dsp開発部lead設計グループ

• 村松 重利

  日本テキサスインスツルメンツ株式会社

• 田代 賢一

  日本テキサスインスツルメンツ株式会社 ASP事業部DSP開発部LEAD設計グループ

• 襖田 雅弘

  日本テキサスインスツルメンツ株式会社 ASP事業部DSP開発部LEAD設計グループ

• 柳田 純貞

  日本テキサスインスツルメンツ株式会社DSP製品部

• 田中 陽一

  日本テキサスインスツルメンツ株式会社DSP製品部

• 村松 重利

  日本テキサスインスツルメンツ株式会社asp事業部dsp開発部lead設計グループ

• 高橋 博

  日本テキサスインスツルメンツ

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