プログラマブル高速IPパケット処理方式の検討
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概要
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我々は、FPGAとメモリからなるNICとHOST CPUから構成されるプログラマブルIPパケット処理装置を開発してきた。本稿では、IPパケット処理のハードウェア実装における実装方針を示し、開発した試作装置上にDiffServ機能に対応したIPv6のIPパケット処理を実装した結果を報告する。実装例としてマルチサービスIP網用のエッジデバイスを実装し、必要とされる機能を実装して従来のソフトウェア処理では困難であったギガビットイーサネットでのIPv6パケット処理に対して十分な性能が得られることを示す。
- 社団法人電子情報通信学会の論文
- 2002-09-24
著者
-
山田 一久
NTT未来ねっと研究所
-
室岡 孝宏
日本電信電話株式会社NTT未来ねっと研究所
-
岩下 克
日本電信電話株式会社NTT未来ねっと研究所
-
山田 一久
日本電信電話株式会社 NTT未来ねっと研究所
-
岩下 克
日本電信電話株式会社 Ntt未来ねっと研究所
-
山田 一久
日本電信電話株式会社ntt未来ねっと研究所
-
山田 一久
日本電信電話有限会社NTT未来ねっと研究所
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