アナログ回路用多層プリント基板の分離型設計
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概要
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本稿ではアナログ回路用多層プリント基板の一設計手法として,基板の上,下層は部品配置にのみ,中間層は全て配線にのみそれぞれ使用する分離型設計手法を提案し,基板面積縮小に有効であることを実回路データに対する実験結果により示す.本手法の特徴は,表面実装部品に覆われる上層または下層の領域部分に対応する中間層での領域を配線に用いることにより基板面積を縮小していることである.反面,スルーホールの増加という欠点も有する.このため,得られたレイアウトから,配線を上層あるいは下層に移動させることによりレイアウトを逐次改良する手法も提案している.
- 一般社団法人情報処理学会の論文
- 1994-02-04
著者
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