論理検証システムEVERY7(II)

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概要

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レジスタトランスファ(以下RT)レベルの機能記述言語を用いたゲートレス設計においては、回路をRTレベルで記述したものと、ゲートレベルのネットリスト間の、論理の等価性を完全に検証することが求められている。しかし、従来当社で用いていたパタンシミレーションによる論理検証手法では、より完全な検証を行うためには膨大なテストパタンやシミュレーション時間が必要であった。このパタンシミュレーションでの限界を打破するために、フォーマルベリフィケーションを取り入れた論理検証システム"EVERY7"を開発した。本システムを利用することにより、論理検証時間の大幅な短縮とより完全な検証が可能となった。
一般社団法人情報処理学会の論文
1993-03-01

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