3次元VLSIレイアウトにおける仮想位置に基づく配置手法
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概要
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近年, 集積回路プロセス技術の分野において, 回路素子自体を3次元に集積化する研究が行われるようになってきた.大規模な集積回路(3-D VLSI)を設計するには, レイアウト設計の自動化が不可欠であるが, 3-D VLSIのレイアウト設計における配置手法については, まだほとんど研究されていない.本論文では, 各セルに対し仮想配線長の総和が小さくなると考えられる仮想位置を求め, その座標とセル座標の差の総和が最も改善される隣接するセル対から順に配置を交換することにより, 層割当てを考慮した3-D VLSIの配置を求める手法を提案する.また, 性能評価のために行った実験の結果を示し, その有用性を立証する.
- 一般社団法人情報処理学会の論文
- 2001-06-15
著者
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