組合せ論理回路の遅延解析のためのデｰタ構造

スポンサーリンク

概要

• 論文の詳細を見る
• 1995-03-09

著者

• 古林 紀哉

  NEC C&C研究所

• 古林 紀哉

  Nec C&c研究所

• MALIK Sharad

  Princeton University Department of Electrical Engineering

関連論文

• TU/VTポインタ処理LSIへの機能合成の適用
• 機能合成システムCyber : 時分割多重処理用回路の合成
• Varchsyn(3) : HDL記述からの演算シェアリング手法
• 組合せ論理回路の遅延解析のためのデｰタ構造

スポンサーリンク