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株式会社 東芝 セミコンダクター社 | 論文
- 24nmプロセスで製造された151mm^2 64Gbit 2bit/cell NAND型フラッシュメモリの開発(不揮発性メモリ,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- ITRS 2009年版の概要と半導体技術の将来動向
- 細粒度パワーゲーティングを適用した演算モジュールの構成方式に関する研究(半導体回路,2011年並列/分散/協調処理に関する『鹿児島』サマー・ワークショップ(SWoPP鹿児島2011))
- 低電力アクセラレータCMA-1におけるウェーブパイプラインの適用(デバイスアーキテクチャ)
- トランジェントグリッチエネルギーを低減するパワーゲーティングの回路方式の検討(実装技術と低消費電力化,デザインガイア2011-VLSI設計の新しい大地-)
- トランジェントグリッチエネルギーを低減するパワーゲーティングの回路方式の検討(実装技術と低消費電力化,デザインガイア2011-VLSI設計の新しい大地-)
- A-3-12 パワーゲーティング適用回路におけるウェーブスリープアウト手法を用いたグラウンドバウンスノイズ低減手法の研究(A-3.VLSI設計技術,一般セッション)
- A-3-9 リークモニタを用いた電源電圧制御によるプロセスばらつき補正手法(A-3.VLSI設計技術,一般セッション)
- 多電源可変パイプラインルータにおける電源ドメインサイズの解析(ネットワーク応用,FPGA応用及び一般)
- 多電源可変パイプラインルータにおける電源ドメインサイズの解析(ネットワーク応用,FPGA応用及び一般)
- 多電源可変パイプラインルータにおける電源ドメインサイズの解析(ネットワーク応用,FPGA応用及び一般)
- 遺伝的プログラミングを用いたグラウンドバウンス低減にむけたパワースイッチ駆動回路生成の検討(低電力設計,システムオンシリコンを支える設計技術)
- パワースイッチの基板電圧選択制御によるサブスレッショルド回路のリークエネルギー低減化(低電力設計,システムオンシリコンを支える設計技術)
- 19nm64Gbit多値(2bit/cell)NANDフラッシュメモリの開発(依頼講演,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 動的リコンフィギャラブルプロセッサにおける記憶回路の低消費電力化とDVFS手法の検討(再構成回路,システムオンシリコンを支える設計技術)
- 18MB/sを実現する128Gb 3-bit/cell 19nm NANDフラッシュメモリの開発(招待講演,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- FPUにおける細粒度パワーゲーティング制御手法の基礎的検討
- 薄膜BOX-SOIを用いた超低電圧向けレペルシフタ回路の検討
- FPUにおける細粒度パワーゲーティング制御手法の基礎的検討
- 加算器アーキテクチャ比較評価のための消費エネルギー解析モデルの提案(低消費電力設計,デザインガイア2012-VLSI設計の新しい大地-)
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