Arbiter PUFのFPGA実装における評価手法と脆弱性(セキュリティ,一般)
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概要
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Physical Unclonable Function (PUF)のハードウェア実装として回路の信号遅延差を利用するArbiter PUFがある. 本稿では,FPGA上に実装されたArbiter PUFに対する新たな評価手法を提案する. FPGAではスライスと呼ばれる再構成可能な論理素子が決められた位置にレイアウトされており,配線遅延時間の微調整が難しいことが知られている.そこで本稿では,Arbiter PUFの2系統の信号遅延差がレスポンスに与える影響の評価を行うため,FPGA上にArbiter PUFを実装し,ある特定のチャレンジに対するレスポンスを詳しく調査する.FPGA実験を進めるにあたり,Arbiter PUFの構成を(1)入力信号制御部,(2)セレクタチェーン部,(3)レスポンス制御部の3つの要素に分け,各部で生じ得る遅延差について考察する.特に,チャレンジに特定の値を与えたとき,セレクタチェーン部の2系統の信号に大きな遅延差が生じることを示す.
- 2013-07-11
著者
-
崎山 一男
電気通信大学
-
中曽根 俊貴
電気通信大学大学院情報理工研究科総合情報学専攻
-
中曽根 俊貴
電気通信大学大学院情報理工学研究科総合情報学専攻
-
町田 卓謙
電気通信大学情報理工学部総合情報学科
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