VHDL記述の最適化によるBenes網の並列制御回路の性能評価(画像符号化,通信・ストリーム技術,一般)

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概要

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• 近年,ネットワークトラヒックの増加に伴い,ノードに設置されるルータにも大規模化が求められている.現在,そのスイッチ部に用いられているクロスバースイッチは規模増加に伴い回路規模がN2(1>:スイッチサイズ)に比例して上昇するため大容量化には向かない欠点を持つ.筆者らはクロスバースイッチを,より回路規模が小さいBenes網で置きi換えることを提唱してきた.ただし,Benes網はスイッチ制御が複雑で処理時間が大きくなるため,その高速化が課題であり,筆者らはFPGAを用いた並列ハードウェア制御方式を提案してきた.本報告では従来の研究の問題点であった代表エレメント決定処理に注目し,新たな設計方法の採用により,その処理時間を最大で25%短縮できることを示す.

• 一般社団法人電子情報通信学会の論文
• 2012-11-29

著者

• 小原 仁

  秋田大学大学院工学資源学研究科

• 加藤 陽介

  秋田大学大学院工学資源学研究科電気電子工学専攻

• 小原 仁

  秋田大学大学院工学資源学研究科電気電子工学専攻

• 市村 英也

  秋田大学大学院工学資源学研究科電気電子工学専攻

• 佐藤 信宏

  秋田大学大学院工学資源学研究科電気電子工学専攻

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