遅延制約下におけるテスト容易な並列加算器の設計手法(ディペンダブルシステム,組込み技術とネットワークに関するワークショップETNET2011)
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概要
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VLSIを構成する演算回路をテスト容易性を考慮し設計することは有用である.これまでに,加算器の設計手法がさまざま提案されており,これらの研究では,設計時の制約として主に回路の面積や遅延が用いられている.本稿では,遅延制約下におけるテスト容易な加算器を設計する.単一セル機能故障モデルにおいてテスト容易な桁上げ選択加算器の設計手法と,遅延とテストパターン数のトレードオフをもつプレフイックス加算器の設計手法を提案する.そして,遅延制約により遅延制約の範囲により用いる加算器の構成を選択することで,遅延制約を満たすテストパターン数の少ない加算器を設計する.
- 2011-03-11
著者
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