並行システムを解析するための逐次化と状態削減機能の実装 : 仕様の自動生成を目指して(システムと信号処理及び一般)
スポンサーリンク
概要
- 論文の詳細を見る
並行システムは逐次システムに比べてその全体の動作を把握することが難しい.そこで,並行システムが仕様を満たすことを判定するためのツールが利用されている.しかし,実際にはそのような仕様を記述することは,並行システムのモデル化よりも難しいことが多い.本報告書では,並行システムのモデルから仕様を自動生成するために,記号処理によって並行動作の逐次化と状態数削減をする手法を提案し,本手法を実装したツールについて報告する.
- 2010-06-14
著者
関連論文
- Promelaにおける割り込み制御処理の半自動モデル化 (コンカレント工学)
- Promelaにおける割り込み制御処理の半自動モデル化 (信号処理)
- Promelaにおける割り込み制御処理の半自動モデル化 (VLSI設計技術)
- Promelaにおける割り込み制御処理の半自動モデル化 (回路とシステム)
- 並行システムを解析するための逐次化と状態削減機能の実装--仕様の自動生成を目指して (信号処理)
- 並行システムを解析するための逐次化と状態削減機能の実装 : 仕様の自動生成を目指して(システムと信号処理及び一般)
- Promelaにおける割り込み制御処理の半自動モデル化(システムと信号処理及び一般)
- 並行システムを解析するための逐次化と状態削減機能の実装 : 仕様の自動生成を目指して(システムと信号処理及び一般)
- Promelaにおける割り込み制御処理の半自動モデル化(システムと信号処理及び一般)
- CAS2010-25 並行システムを解析するための逐次化と状態削減機能の実装 : 仕様の自動生成を目指して(システムと信号処理及び一般)