容量性負荷となる平行電極群のパルス駆動電力の低減に関する研究(電子回路)
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概要
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高速ディジタル回路の多数のバス配線やプラズマディスプレイの表示パネルの駆動電極のような平行電極群を駆動する際には,電圧パルスの印加に伴う電極間寄生容量の充放電に要する回路消費電力の抑制が課題となっている.本研究では隣接電極への印加パルスの立上りと立下りのタイミングをずらすことによる回路消費電力の抑制方式と,消費電力をエネルギー保存則によって容易に定量解析する方法を提案する.印加パルスのタイミングをずらすことで,電極間寄生容量の最大充放電電力を半減することができる.また,一般には出力抵抗の大幅な変化に伴う時変回路となるために解析が困難であった消費電力は,印加パルス間の電圧波形の関係から電極寄生容量の充電電荷のみを計算して電源供給電力を求めることで容易に解析できる.CMOS回路による確認実験においては,寄生トランジスタに漏れる寄生電流と上下MOSFETの同時導通による貫通電流の影響を補正した結果,消費電力の低減効果と解析精度が誤差12%以下に抑えられることを確認した.最後に,本研究の成果を汎用性の高い高速ディジタル回路に活用をする方法を提案した.
- 2010-03-01
著者
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