14-bit,50MS/s,1.8V ADCを実現するビットブロック回路の検討
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概要
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高速かつ高精度のパイプライン方式AD変換器を実現するためには,特に初段のビットブロック回路において高利得かつ広帯域のオペアンプが必要となる.しかしながら近年の微細化されたトランジスタでは素子耐圧が不足するため,低電源電圧下において上記のオペアンプが実現されねばならないという制約が生じた.低電源電圧で動作し高利得かつ広帯域のオペアンプは,多段構成により実現せざるを得ないが,オペアンプに位相余裕が少ないとパイプライン方式AD変換器のビットブロック回路においては大量の帰還をかける構成でオペアンプが使用されるため,発振の可能性が生じる.そこで今回,低電圧動作可能なオペアンプとして3段構成アンプを用いるが,新たな位相補償法を導入してオペアンプ回路の設計を行い,その結果,14bit精度,50MS/s,1.8V動作ADCを実現するために必要な性能を持つビットブロック回路を設計できたので,ここに報告したい.
- 2009-01-15
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