1Gbps IPsecアクセラレータのアーキテクチャ(デモ展示・ポスター講演,ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)

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概要

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• 我々が開発した1Gbps IPsecアクセラレータLSIのアーキテクチャについて説明する.本LSIでは暗号方向,復号方向ともに並列パイプライン構造をとり,150MHzで最小パケット長の1Gbps双方向フルワイヤIPsec処理が可能である.150MHzの動作周波数は低消費電力プロセスで実現できるため,フルワイヤ処理時においても低い消費電力におさえることができ,高スループットと低消費電力の両立が可能である.

• 社団法人電子情報通信学会の論文
• 2008-02-29

著者

• 浅野 和也

  富士通lsiソリューション株式会社

• 青木 智一

  富士通LSIソリューション株式会社

• 長友 晃彦

  富士通LSIソリューション株式会社

• 菅原 拓

  富士通LSIソリューション株式会社

• 橋田 淳一

  富士通LSIソリューション株式会社

• 阿部 紀夫

  富士通LSIソリューション株式会社

• 岡本 諭

  富士通LSIソリューション株式会社

• 片山 徹

  富士通lsiソリューション株式会社

• 阿部 幸哲

  富士通株式会社

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