第一世代DSPによるTOPS DSP向け並列アーキテクチャの構築(デモ展示・ポスター講演,ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
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概要
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超並列DSPアーキテクチャの利点とこの利点を活用した超並列DSP[1]、[2]をFPGAにより実現した。プログラム可能なDSPでは、多くの分岐条件やジャンプがある場合、パイプラインやVLIWによる高速化を行うと、無駄なNOP命令を大量に発生する。これは効率を悪くするため、消費電力的に不利である。よって、パイプラインを用いていないDSPで超並列アーキテクチャを考える。まず、第一世代のDSPを当時のクロックのままFPGA(Vitex4)で実現した。但し、最近のLSIでは、電源電圧は熱雑音等により1V以下には出来ない。また、FPGA化した超並列DSPは、パイプライン化しなくても動作周波数として余裕がある。このため、クロック周波数を3倍に上げる。この結果、第一世代DSPを約300個相当実現できた。
- 社団法人電子情報通信学会の論文
- 2008-02-29
著者
-
西谷 隆夫
首都大学東京大学院システムデザイン研究科
-
呉 斌
首都大学東京システムデザイン研究科
-
西谷 隆夫
首都大学東京システムデザイン学部
-
西谷 隆夫
首都大学東京
-
藤田 八郎
首都大学東京システムデザイン学部情報通信システム工学コース
-
藤田 八郎
首都大学東京システムデザイン研究科
-
鈴木 宏史
首都大学東京システムデザイン研究科
-
藤田 八郎
首都大学東京システムデザイン学部情報通信システムコース
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