MIPS CPUのFPGA化(工学部:電子工学科)

スポンサーリンク

概要

• 論文の詳細を見る

• The multi-cycle system and the pipelined architecture designed 32-bit CPU which used the MIPS architecture in order to study the design technique of CPU. It is made to implement in the product 'EP1S10F780C7ES' of the stratix series which is one of the highly efficient FPGA devices of ALTERA. The design of a multi-cycle system and a pipelined architecture was performed, and both performance comparison was performed. MIPS CPU of a multi-cycle system operated by 61.60MHz. MIPS CPU of a pipelined architecture operated by 42.90MHz. A general performance ratio is considered that an about 2.60-time performance ratio is obtained.

• 2004-03-31

著者

• 堀田 厚生

  愛知工業大学 電子工学専攻

• 杉野 晃洋

  愛知工業大学大学院 工学研究科 電気電子工学専攻

関連論文

• SDRAMをメインメモリとするMIPS-CPUのFPGA化(工学部:電気学科 電気工学専攻・電子工学専攻・情報通信工学専攻)
• 動画像からの移動物体の抽出と速度推定(工学部:電気学科 電気工学専攻・電子工学専攻・情報通信工学専攻)
• MIPS CPUのFPGA化(工学部:電子工学科)

スポンサーリンク