高速誤り訂正回路の一構成法 : 画像情報記録

概要

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ディジタルVTRのデータレートで使用できる高遠誤り訂正回路の構成法について提案する。訂正過程を(1)シンドローム生成と消失位置検出、(2)誤り位置・評価多項式の生成、(3)誤り位置・評価多項式の評価と訂正結果のチェック、(4)訂正の実行の4ステージに分けた。それぞれのステージを別個の回路で処理するパイプライン構成をとることにより、最大4課り訂正または8消失訂正をデータレート16Mbyte/secで処理できる。また誤り位置・評価多項式の生成は、ガロア体上の並列演算回路においてプログラムによって処理されるため、ストラテジーや符号構成の変更には柔軟に対応できる。LSI化によりさらに高速化が図れ、ディジタルHD-VTRなどへの応用も可能と考える。An architecture of the high speed Reed-Solomon decoder developed for the digital VCR is described. The maximum data-rate of 16Mbyte/sec and the error correction capability of 4-error- or 8-erasure-correction are realized with 4-stage pipelines, such as the syndrome generator, the polynomial coefficient generator, the polynomial evaluator and error corrector. The polynomial coefficients are generated by the superscalar processor on Galois field, which is controlled by the instructions stored in the ROM.
社団法人映像情報メディア学会の論文
1992-10-21