HFC上り伝送系ビット同期回路

概要

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インタラクティブ・ビデオサービスや双方向通信サービスを経済的に提供することを目的として、PDS(Passive Double Star)光加入者系や、光ファイバ伝送系と同軸ケーブル伝送系を組み合わせたHFC(Hybrid Fiber-Coax)加入者系に関する研究開発が活発に行われている。このような加入者系においては、親局には複数の子局からのデータ信号が、ビット同期がとれていない状態でバースト的に到着することになる。PDS光加入者系において、このような受信バーストデータ信号からタイミング再生を行なう回路としては、高速同期特性と同符号連続耐力を兼ね備えた、DPLL(Digital Phase Locked Loop)回路が検討されている。一方、HFC加入者系における各子局から親局への上り信号には、QPSK(Quadri Phase Shift Keying)等の搬送波を用いた変調方式が適用される。従って、親局ではバースト的に到着した搬送波データ信号を、復調回路でベースバンド信号に復調する必要があるが、この復調されたベースバンド・バーストデータ信号は帯域制限されているため、大きなパターンジッタを有している。よって、帯域制限が小さく、受信データ信号のパターンジッタが少ないPDS光加入者系で使用されるDPLL回酪を用いて、ビット同期を行った場合には、再生されたクロック信号のジッタも増大し、大きなパワーペナルティが生じるという問題点があった。今回、この問題点を解決するビット同期回路の検討を行い、その特性を評価したので報告する。
1995-09-05

HFC上り伝送系ビット同期回路

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