大容量SRAMにおけるT型ビット線を用いた階層ビット線構成

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概要

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メモリLSIの大容量化に伴い、アクセス時間向上や消費電力削減のため、メモリセルアレイのBLOCK分割数が増加している。その結果、セルアレイまわりの回路(例えばセンスアンプ、カラムデコーダ)の冗長な集積化が不可欠となり、チップ面積は増加する。DRAMでは多階層ビット線方式はすでに提案されているが、SRAMはDRAMとメモリセルアレイのアスペクト比が異なるので、そのままの方式は適用できない。そこで今回は大容量SRAMにT型ビット線方式を適応した場合の新階層ビット線方式(H-BLT)を提案する。ここでは、一例として512K×8語構成の4MSRAMにこの方式を適応した場合について示す。
社団法人電子情報通信学会の論文
1994-09-26

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