1.0nsアクセス、770MHz、36Kb SRAMマクロ

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概要

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• 0.18μm CMOS ASICテクノロジを用いて、1.0nsアクセス、770MHz、36Kb SRAMマクロを開発した。ダイナミック型高速ワードドライバー回路、低Noiseビット線負荷回路や高速センスアンプ回路を用いることで高速化を達成した。 開発したSRAMはコンパイラ化することで最大2Kword×72bitまでの構成のSRAMマクロを作製することが可能である。

• 社団法人電子情報通信学会の論文
• 1999-06-25

著者

• 吉田 勝哉

  富士通(株)lsiテクノロジ開発部

• 植竹 俊行

  富士通(株)LSIテクノロジ開発部

• 牧 康彦

  富士通(株)LSIテクノロジ開発部

• 中台 貴子

  富士通(株)LSIテクノロジ開発部

• 薄 将人

  富士通(株)LSIテクノロジ開発部

• 南條 亮太

  富士通(株)ULSI開発部

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