A Complete Single-Chip GPS Receiver with 1.6-V 24-mW Radio in 0.18-um CMOS(VLSI回路, デバイス技術(高速, 低電圧, 低電力))

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概要

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0.18um-CMOSプロセスにてRadio部とベースバンドロジック部とを混載した1チップGPSレシーバを開発した。チップ面積は6.3x6.3mmでRadio部は2.3x2.Omm、電源電圧は1.6-2.0Vである。1チップLSIにはRFフロントエンド、PLL、IF機能ブロック、500Kゲートのベースバンドロジック、マスクROM、SRAMおよびデュアルボートSRAMを搭載している。標準状態での消費電力は57mW、最小入力感度は-152dBmを達成した。また、基板ノイズ対策を施すことによりデジタルからのノイズの影響を小さくし、外付けLNAなしで高感度のGPSレシーバを開発した。
社団法人電子情報通信学会の論文
2003-08-14

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