拡張Verilog-HDLを用いたディジタルフィルタ回路の設計

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概要

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ASIC設計を短期間で効率良く行うために、先に、ASIC設計者のノウハウに基づいた回路構成を自動生成するための構造記述HDLによるパラメトリックな回路ライブラリの構築法を提案した。今回新たにこの構築法で蓄積したライブラリを従来の上流設計環境に付加した回路設計手法を提案する。本手法を用いると、システムレベルからゲートレベルまでの設計期間を飛躍的に短縮することが出来る。また、本手法を検証するために約2万ゲート規模のビデオ用ディジタルフィルタLSIの設計を行い、通常熱練者でも3ヶ月かかる規模の設計を5日で完了することが出来た。
社団法人電子情報通信学会の論文
1994-03-10

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