B-6-26 高速プロセッサバスの配線長検討について

概要

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局用交換機プロセッサボード(図1)におけるプロセッサとセカンドキャシュメモリ間の配線長指定の検討において、伝送シミュレーションによる配線遅延時間の予測と配線長調整を実施したので説明する。近年のデバイス高速化に伴い、遅延時間における配線の占める割合が増加している。このため、高速なデバイスを使用する回路の実装設計において、回路の動作タイミングを考慮してデバイスの配置や配線の検討を実施しなければならなくなってきている。今回のプロセッサボードは、RISCプロセッサとセカンドキャッシュメモリ間の高速メモリアクセスを実現するため、立上り・立下り時間(以下遷移時間と称す)が約500psで動作する高速デバイスを採用しており、そのためノイズ要因が大きく、本ノイズによる遅延を考慮した正確な配線遅延時間を算出しないと、正常動作の安定性が保障できなくなってしまう。そこで伝送シミュレーションを実施することで正確な配線遅延時間の算出と、左記算出結果に基づいた配線長指定を実施したので報告する。
社団法人電子情報通信学会の論文
1999-03-08